IP新锐芯耀辉多点破局DDR PHY技术瓶颈

当脉冲信号经过信道时，因为高频衰减和信道反射，会形成一个拖尾的波形，前一个bit的信号会影响将来bit的信号质量。DFE的原理是：判断之前几个bit的信号是1或者0，然后通过加权和反馈相加，减弱前bit信号的拖尾影响，以达到改善当前bit信号质量的目的。相比于CTLE等均衡技术，DFE不会放大噪声信号，因此固态技术协会在JEDEC79-5 规范中正式引入了DFE技术，目的就是为了增强接收端的能力。

图7是常见的4 tap DFE架构，也是JEDEC规范推荐的架构之一。因为DQS的上升沿和下降沿均会采样DQ，所以采样电路分为上下两个数据通路。两个数据通路的4个采样值经过加权系数处理后会反馈到每一个数据通路对应的求和器(∑)，从而减去这4个之前信号对当前信号的ISI影响。这种结构采用了两个求和器，会加大DQ_Buf端的负载。另外4个采样值均需要直接反馈到两个求和器，会使得芯片内部连线比较复杂，影响高速性能。图8是DFE的另一种架构，这种结构通过MUX选择两路数据通路的采样值，并把选择后的值送到求和器进行EQ处理。因为只用到了一个求和器，减小了芯片内部的连线复杂性，最重要的是减小了DQ_Buf端的负载，提升了高速性能。

图7 常见的4-tap DFE架构

图8 另一种常见的4-tap DFE架构

DFE各级tap的加权系数可以通过手动设置，前提条件是要得到信道的参数，这样做不适合产品的大规模量产，因为对不同的产品来说，它的IO特性、信道参数是有随机偏差的，同样的一套设置不能保证每个产品都有最佳的DFE性能。通过自适应训练得到DFE各级tap的系数是目前主流的方式。芯耀辉的DDR PHY提供了一套特殊的固件训练机制，DFE的各级tap的反馈系数可以通过训练快速得到，自适应程度高，可保证每一颗芯片都有更优的DFE性能，有效减小码间串扰和反射造成的影响。

关键技术点四：支持多频点的快速频率切换技术实现低功耗设计

（编辑：PHP编程网 - 金华站长网）

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